Una patch per QEMU realizzata da un ingegnere di AMD conferma i dettagli relativi alla CPU Zen 6 Epyc-Venice, compresa una correzione per una vulnerabilità di sicurezza di lunga data

Ben Cheatham, ingegnere software di AMD , ha inviato una serie di quattro patch alla mailing list di sviluppo di QEMU che aggiunge un modello ufficiale di CPU «Epyc-Venice» al codice di emulazione x86 del progetto. La patch, datata 30 giugno 2026, offre la prima visione dal codice sorgente del set di funzionalità CPUID e della gerarchia della cache dei futuri processori server Zen 6 Epyc di AMD, noti con il nome in codice Venice. Un output separato di lscpu inviato a OpenBenchmarking da un vero campione di ingegneria Epyc-Venice, conferma le specifiche della patch sul chip reale.

Il nuovo modello è definito con famiglia 26, modello 80, stepping 0 e si presenta ai sistemi operativi guest come “AMD EPYC-Venice Processor”. Si basa sulle funzionalità di base del modello Epyc-Turin (Zen 5) esistente e aggiunge diverse nuove estensioni del set di istruzioni: AVX512 FP16, AVX-IFMA, AVX-NE-CONVERT, AVX-VNNI-INT8 e una nuova istruzione AVX512 Bit Matrix Multiply (BMM) introdotta in precedenza nella stessa serie di patch. Il modello supporta inoltre CET Shadow Stack, TSC_ADJUST e una nuova funzionalità di mitigazione dell’esecuzione speculativa denominata Enhanced Return Address Prediction Security (ERAPS).

In particolare, la patch imposta il flag SRSO_NO, indicando che il core non è vulnerabile allo “Speculative Return Stack Overflow”, una vulnerabilità legata all’esecuzione speculativa che ha interessato le precedenti generazioni Zen. L’output di lscpu di OpenBenchmarking lo conferma in modo indipendente su hardware reale, riportando la dicitura “Spec rstack overflow: Not affected.” L’SRSO sfrutta il predittore di indirizzi di ritorno della CPU, indurla a eseguire in modo speculativo del codice a un indirizzo scelto dall’autore dell’attacco prima che l’errore di previsione venga rilevato; i precedenti chip Zen di AMD facevano affidamento su misure di mitigazione software, quali lo svuotamento dello stato di predizione dei rami in occasione dei cambi di contesto, che comportano un costo in termini di prestazioni. Una correzione a livello hardware significa che i core Venice chiudono questa via di attacco direttamente nel silicio anziché tramite patch software, riducendo così il sovraccarico. Questa mitigazione hardware si affianca a ERAPS, un nuovo meccanismo che sembra gestire la quantità di cronologia degli indirizzi di ritorno che il predittore tiene traccia per ogni guest, in base al parametro RAPSIZE discusso nella stessa serie di patch.

(Vale la pena notare che la maggior parte delle CPU Intel del decennio precedente presenta vulnerabilità fondamentalmente simili che sfruttano la predizione dei rami a livello hardware, con patch che comportano un costo in termini di prestazioni per gli utenti.)

La configurazione della cache riportata nella patch indica una cache dati L1 da 48 KB a 12 vie e una cache istruzioni L1 da 32 KB a 8 vie per ogni core, invariata rispetto alla generazione Zen 5 Turin. La cache L2 è indicata come pari a 1 MB per core, a 16 vie e inclusiva, anch’essa in linea con Turin. La cache L3 è indicata come pari a 64 MB, a 16 vie, condivisa a livello di die. Anche l’esempio fornito da OpenBenchmarking corrisponde a queste specifiche.

Sebbene nessuna delle due fonti specifichi il supporto alla memoria o i prezzi, il CTO di AMD, Mark Papermaster , ha confermato separatamente che Epyc Venice sarà presentato ufficialmente in occasione dell’evento «Advancing AI» di AMD, che si terrà a https://www.amd.com/en/corporate/events/advancing-ai.html a San Francisco il 22-23 luglio, il che significa che le specifiche complete, i prezzi e i dettagli sulla disponibilità sono attesi entro pochi giorni.