I veterani di Apple Silicon e Nuvia svelano un insolito core della CPU che mantiene aperte le opzioni per la sua ISA

Nuvacore è una startup relativamente recente nel settore delle CPU fondata da ingegneri esperti con trascorsi in Apple, Nuvia e Qualcomm, e ora sta iniziando a svelare i suoi piani per realizzare il suo primo core di processore general purpose, nome in codice WarpCore. Gerard Williams III, John Bruno e Ram Srinivasan hanno fondato l’azienda; tutti vantano una profonda esperienza nella progettazione di CPU personalizzate. Williams aveva già cofondato Nuvia, prima che Qualcomm acquisisse l’azienda. Successivamente, Nuvacore ha anche assunto David Williamson, ex responsabile dell’ingegneria delle CPU di Apple, come Senior Vice President of Hardware Engineering.

L’azienda sta iniziando a spiegare cosa rende diverso WarpCore. In un post su X pubblicato il 29 settembre, l’azienda ha presentato quello che definisce un modello di sviluppo «Core First». Invece di scegliere un’architettura del set di istruzioni all’inizio del progetto, Nuvacore afferma di poter realizzare prima gran parte dell’IP fondamentale del core della CPU e selezionare l’ISA in un secondo momento, in base al sistema che l’azienda o uno dei suoi partner vorrà infine realizzare.

Si tratta di una deviazione significativa dalla metodologia convenzionale di progettazione delle CPU, in cui l’ISA di riferimento in genere determina il progetto fin dall’inizio. Nuvacore afferma che disaccoppiare parti della microarchitettura dal set di istruzioni offre ai suoi ingegneri maggiore libertà di concentrarsi inizialmente su prestazioni, efficienza energetica e area del silicio. L’azienda non ha ancora dichiarato quale ISA userà infine WarpCore. Tuttavia, nei materiali relativi alle assunzioni si fa riferimento a RISC-V, Arm64 e x86 come architetture pertinenti al lavoro ingegneristico, suggerendo che il progetto di base viene sviluppato tenendo conto di una notevole flessibilità rispetto all’ISA.

Naturalmente, questo non significa che un set di istruzioni possa essere semplicemente aggiunto al core alla fine. Decodifica, livelli di privilegio, ordinamento della memoria, gestione delle eccezioni e compatibilità software continuano a imporre importanti vincoli alla progettazione delle CPU. Nel caso di Nuvacore, a quanto pare è possibile sviluppare buona parte dei componenti critici per le prestazioni prima di definire la scelta definitiva dell’ISA.

Gli annunci di lavoro dell'azienda offrono qualche indizio su cosa comprenda questo lavoro fondamentale. Sta assumendo ingegneri nei settori della previsione dei salti, dello scheduling delle istruzioni, della rinomina dei registri, dell'esecuzione fuori ordine, della progettazione load/store, dei sottosistemi di cache e memoria, della coerenza e della modellazione delle prestazioni. Sta inoltre reclutando personale per ruoli nell'ambito di RTL, verifica e progettazione fisica, con attività che si estendono fino al tape-out e alla correlazione post-silicio.

Anche la questione legale legata alla scelta definitiva dell'ISA resta irrisolta. RISC-V è relativamente semplice, perché non richiede una licenza architetturale in stile Arm. Un'implementazione Arm basata sulla microarchitettura proprietaria di Nuvacore richiederebbe, prima o poi, i diritti architetturali Arm appropriati e, dato che Arm vende IP di progettazione di CPU, ottenerli potrebbe rivelarsi complicato, soprattutto alla luce di la disputa legale tra Arm e Qualcomm/Nuvia del passato. Infine, x86 presenta un ostacolo ancora maggiore, perché i diritti di implementazione sono strettamente controllati.

Questo apre un'altra possibilità: WarpCore potrebbe essere un IP di CPU riutilizzabile, adattabile da partner in possesso delle licenze architetturali pertinenti. L'azienda non ha ancora chiarito se il suo modello a lungo termine si baserà su CPU complete, IP di core concessi in licenza, silicio semi-custom o una combinazione delle tre opzioni.

Per ora, non sono stati svelati dettagli cruciali come il nodo di processo di WarpCore, la gerarchia delle cache, la configurazione della pipeline, le capacità vettoriali o il calendario del tape-out, ma il fatto che l'azienda stia deliberatamente lasciando aperta la scelta dell'ISA rende questo uno dei progetti di CPU sviluppati da zero più insoliti attualmente in fase di sviluppo.