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I ricercatori hanno prototipato un chip di controllo 2T1R per l'informatica neuromorfica

Scatto macro di un wafer di silicio - strutture come queste sono alla base dei progetti di chip utilizzati nell'informatica neuromorfica e in-memory (Fonte immagine: Laura Ockel via Unsplash)
Scatto macro di un wafer di silicio - strutture come queste sono alla base dei progetti di chip utilizzati nell'informatica neuromorfica e in-memory (Fonte immagine: Laura Ockel via Unsplash)
Una nuova architettura basata su memristori 2T1R mira a consentire l'elaborazione in-memory a basso consumo per dispositivi AI ed edge. Il progetto integra la regolazione della corrente e la compatibilità CMOS per supportare compiti analogici VMM e neuromorfici.

E se il suo disco rigido potesse pensare con i suoi dati? Invece di limitarsi ad archiviare i file, immagina che elabori e risponda alle informazioni esattamente dove sono conservate. Questo è il principio alla base dell'informatica in-memory - un cambiamento crescente nell'architettura che avvicina la logica alla memoria per aumentare l'efficienza.

Ora, i ricercatori del Forschungszentrum Jülich e dell'Università di Duisburg-Essen hanno presentato un nuovo design basato su memristori 2T1R che potrebbe supportare questo cambiamento, consentendo un'intelligenza artificiale e un hardware edge più efficienti dal punto di vista energetico.

Pubblicato su arXivil progetto integra due transistor e un memristor per cella, con una regolazione della corrente volta a sopprimere le correnti di percorso, una sfida nota negli array di memristor. A differenza della memoria convenzionale, il design proposto mette a terra entrambi i terminali dei memristori quando sono inattivi - una strategia che può contribuire a migliorare la stabilità del segnale e a ridurre le perdite.

L'architettura è progettata per supportare la moltiplicazione analogica vettore-matrice (VMM), una funzione fondamentale nell'apprendimento automatico, controllando la conduttanza dei memristori mediante DAC integrati, segnali PWM e percorsi di corrente regolati. Un array di prova 2×2 è stato implementato con successo utilizzando la tecnologia CMOS standard a 28 nm.

Affrontando i problemi di terra virtuale e gli effetti di resistenza dei fili, l'architettura mira a migliorare la prevedibilità delle prestazioni e a ridurre il consumo energetico. Con la compatibilità per il controllo RISC-V e l'interfaccia digitale, il progetto 2T1R può gettare le basi per chip neuromorfici scalabili, consentendo un'accelerazione AI più veloce e compatta direttamente nella memoria.

Sebbene il suo disco rigido non stia ancora pensando, l'architettura alla base di questa visione sta già prendendo forma nel silicio, lasciando intendere un futuro di IA più veloce e integrata nella memoria.

Per tutti i dettagli tecnici e i risultati, consulti il preprint arXiv completo (PDF).

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Louise Burke, 2025-05-21 (Update: 2025-05-22)